Durch dick und dünn – Wie bekommt man Hochstrom in eine Hochgeschwindigkeitsleiterplatte?
In verschiedenen Blogartikeln haben wir über die Aspekte des PCB-Designs und der Fertigung geschrieben, die bei Hochleistungs-PCBs zu einer erhöhten Komplexität und höheren Kosten führen. Einer dieser Aspekte betrifft die erforderliche Dicke der Leiterplatten, insbesondere in Bezug auf die benötigte Kupfermenge und die Laminatstärke.
Bis zur aktuellen Generation von Leiterplatten, die als Hochgeschwindigkeits-PCBs mit hohen Strömen eingeordnet wurden, waren wir mit ½ oz./sq. ft. Kupfer für Signal- und Flächenlagen zufrieden. Aber die typischen hohen Ströme in modernen Hochgeschwindigkeits-PCB-Designs erfordern einen neuen Ansatz. Dieser Artikel beschreibt die veränderten Anforderungen an den Lagenaufbau und zeigt Ihnen, wie Sie Ihre PCBs so entwerfen, dass sie problemlos gefertigt werden können.
Lagen zur Unterstützung hoher Ströme in Hochgeschwindigkeits-PCBs
Wenn Sie sich einige typische Stackups in modernen Leiterplatten ansehen, erkennen Sie, dass Flächenlagen in Hochgeschwindigkeits-PCBs nicht nur für die Kapazität zwischen den Lagen eine wichtige Rolle spielen. Die Abbildungen 1 und 2 zeigen denselben 22-Lagen-Leiterplattenaufbau. Abbildung 1 ist für eine Leiterplatte, die nicht für hohe Ströme ausgelegt ist.
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Abbildung 2 zeigt den gleichen 22-Lagen-Stackup, der jedoch für die Aufnahme großer Ströme modifiziert wurde. Beachten Sie, dass Abbildung 2 einen Aufbau zeigt, der für eine typische Hochgeschwindigkeitsleiterplatte wünschenswert ist: Es gibt keine benachbarten Signallagen, der Dk-Wert für jedes Laminat ist niedriger und die Leiterbahnen in jeder Lage sind schmaler.
Der Lagenaufbau in Abbildung 1 ist von Signallagen bestimmt und spiegelt den Stand der Technik vor 10 Jahren beim Hochgeschwindigkeits-PCB-Design wider. Dieser Lagenaufbau hat zehn Signallagen, fünf Vdd-Lagen und fünf Masse-Lagen. Mittlerweile sind wir zum Lagenaufbau in Abbildung 2 übergegangen, bei dem mehr Versorgungslagen erforderlich sind, um die hohen Ströme zu unterstützen, die von ICs mit hoher Pinzahl in modernen digitalen Systemen gezogen werden. Dieser Lagenaufbau hat acht Signallagen, sechs Vdd-Lagen und sechs Masse-Lagen. Vor den heutigen Iterationen von ICs lag ein hoher Strom bei 30 A. Jetzt ist es üblich, dass ein Hochgeschwindigkeits-IC 160 A bei nur 0,9 V zieht, ohne Spielraum für einen Spannungsabfall. Wir quälen uns jetzt also nicht mehr damit herum, alle Signale richtig hinzubekommen, sondern damit, den Strom richtig hinzubekommen (was einer der Gründe ist, warum das PDS-Design ein so wichtiger Teil jeder modernen Hochgeschwindigkeitsleiterplatte ist).
Vor der Einführung von Bauteilgehäusen mit hoher Pinzahl war es üblich, sowohl für die Signal- als auch für die Flächenlagen ½ Unze Kupfer zu verwenden, wie es im Stackup in Abbildung 1 dargestellt ist. Heute muss der Lagenaufbau in Abbildung 2 verwendet werden. In Abbildung 2 wurden zwei der Signallagen in Ebenen umgewandelt, so dass sie doppelt so dick sind und jeweils 1 oz./sq. ft. Kupfer haben. Es gibt also vier Leistungsebenen in einer Reihe, und alle bestehen aus 1 Unze Kupfer.
Das zusätzliche Kupfer in der Versorgungsebene dient dazu, den sehr hohen Strom durch die Stifte in die BGA-Bauteile zu leiten. Die Leiterplatte ist mit all diesen Löchern für die Bauteilanschlüsse perforiert, daher muss in den Flächenlagen zusätzliches Kupfer verwendet werden, um sicherzustellen, dass genügend Kupfer für die Durchgangslöcher vorhanden ist, die durch die hohe Anzahl von BGA-Stiften entstehen.
Bedeutet das Hinzufügen von mehr und dickeren Flächenlagen, dass die Leiterplatten dicker und damit teurer werden? Die Antwort ist nein. Der Grund dafür ist der Übergang von parallelen Bussen zur differentiellen Signalisierung. Die differentielle Signalisierung benötigt viel weniger Leitungsfläche als parallele Busse, so dass die Gesamtzahl der Signallagen reduziert werden kann. Die zusätzlichen Signallagen werden dann den Flächenlagen mit 1 oz./sq. ft. Kupfer zugeordnet.
Die Wissenschaft dahinter
Die oben erwähnten Bauteile mit hoher Pinzahl in Hochgeschwindigkeits-PCBs müssen über Durchkontaktierungen angeschlossen werden, um auf die internen Flächenlagen der Leiterplatte zuzugreifen. Das richtige Design der Bohrung führt zusammen mit dem Padstack zu ertragreichen Versorgungsebenen, während die Qualität der sehr schnellen Signale, die durch diese Bereiche geleitet werden, erhalten bleibt. Eine typische Struktur der Versorgungsebenen ergibt sich, wenn eine BGA mit hoher Pinzahl auf einer mehrlagigen Hochgeschwindigkeitsleiterplatte platziert wird. Abbildung 3 zeigt eine Leiterbahn, die über ein typisches Lochmuster geführt wird, das durch eine BGA in einer Versorgungsebene entsteht.
Die Durchgangslöcher in den Versorgungsebenen bieten Platz für Löcher, die durch die Leiterplatte gebohrt werden, wenn die Durchkontaktierungen für die Verbindung mit den BGA-Stiften erstellt werden. Das Pad oder Loch in der Ebene ist der Mindestabstand, den das Kupfer in der Ebene und in den Leiterbahnlagen vom gebohrten Loch entfernt sein muss. Es ist zwingend erforderlich, dass die Leiterbahnen nicht durch diese Abstände verlaufen. Anders ausgedrückt: Der Platz für Leiterbahnen zwischen den Pins ist die Breite des Stegs zwischen den Ebenen. Wenn wir auf einer BGA mit hoher Dichte zwei Leiterbahnen zwischen den Pins unterbringen wollen, muss dieser Steg so breit sein wie die beiden Leiterbahnen plus den Abstand zwischen ihnen. Folgende Faktoren müssen beim Design eines Padstacks für Bauteile mit hoher Pinzahl berücksichtigt werden, um die Herstellbarkeit zu gewährleisten:
- Stellen Sie sicher, dass das gebohrte Loch groß genug ist, um das richtige Seitenverhältnis für eine zuverlässige Beschichtung zu gewährleisten.
- Stellen Sie sicher, dass die Aufnahmepads groß genug sind, um ein Wandern des Bohrers zu ermöglichen und trotzdem einen minimalen Ring zu bilden.
- Stellen Sie sicher, dass die Durchgangslöcher in den Ebenen groß genug sind, um die Mindestanforderungen an die Isolierung zu erfüllen.
- Stellen Sie sicher, dass die Durchgangslöcher in den Ebenen klein genug sind, um einen ausreichenden Steg zwischen benachbarten Löchern zu lassen, über den die Übertragungsleitungen verlaufen können.
- Stellen Sie sicher, dass die thermischen Binder zu den Ebenen klein genug sind, um eine ordnungsgemäße thermische Isolierung zu gewährleisten, und gleichzeitig groß genug für eine zuverlässige elektrische Verbindung. Weitere Informationen zu thermischen Bindungen und ihre empfohlenen Implementierungen finden Sie in meinem Artikel Padstack-Design und Fertigung – Teil 2, Thermische Bindungen.
Zusammenfassung
Die heutigen PCB-Bauteile mit hoher Pinzahl bieten eine große Anzahl an Funktionen. Um alle Durchgangslöcher für diese Bauteile unterzubringen, muss zusätzliches Kupfer zu den Leiterplattenebenen hinzugefügt werden, um hohe Ströme durch die Pins auf einer BGA zu ermöglichen. Ein korrektes Design dieser Löcher zusammen mit dem richtigen Padstack stellt sicher, dass diese Bauteile über die gesamte Lebensdauer des Produkts hinweg wie gewünscht funktionieren.
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Referenzen:
- Ritchey, Lee W. and Zasio, John J., “Right The First Time, A Practical Handbook on High Speed PCB and System Design Volume 1.
